2009.02.06 VHDLで三項演算子 Tweet 正確にはVHDLだと、条件付信号代入文か。セレクタだな。 たまにしか使わないので、すぐに忘れる。 s_out <= s_in1 when s_state = '1' else s_in2; あと、一致は"="だったな。"=="の様に重ねない。 改めて自分はなんでもやってて、何にもできてないなぁ。 これ読んで一層沈んだぞ。 希望は持とう。希望は。 (Visited 727 times, 1 visits today) SNSでもご購読できます。 コメント skyks より: 2009年2月7日 3:02 AM 紹介しているサイト拝見したけど心理学的な内容だね。「何でも出来る」は天才でもない限り大器晩成型だべじっくり深みをだしていきましょーぜ 返信 コメントを残す コメントをキャンセルコメント ※ 名前 * メールアドレス(公開はされません。) * 次回のコメントで使用するためブラウザーに自分の名前、メールアドレス、サイトを保存する。 Δ
紹介しているサイト拝見したけど心理学的な内容だね。
「何でも出来る」は天才でもない限り大器晩成型だべ
じっくり深みをだしていきましょーぜ