VHDLで三項演算子

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正確にはVHDLだと、条件付信号代入文か。セレクタだな。
たまにしか使わないので、すぐに忘れる。

s_out <= s_in1 when s_state = '1' else s_in2;

あと、一致は"="だったな。"=="の様に重ねない。

改めて自分はなんでもやってて、何にもできてないなぁ。
これ読んで一層沈んだぞ。
希望は持とう。希望は。

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コメント

  1. skyks より:

    紹介しているサイト拝見したけど心理学的な内容だね。
    「何でも出来る」は天才でもない限り大器晩成型だべ
    じっくり深みをだしていきましょーぜ

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