最近読み直した本とか、買った本

映画見に行きたいけど、まだ行けてないので以前買ったものを読み直し。

容疑者Xの献身 (文春文庫)

容疑者Xの献身 (文春文庫)

あちこちで取り上げられていたので。

プラネット・グーグル

プラネット・グーグル

あと、最近茂木健一郎の本を端からいろいろ読んでいる。

ひらめきの導火線 (PHP新書)

ひらめきの導火線 (PHP新書)

あいかわらず読む本がバラバラ。統一感ないなぁ。

うーん。

ふと、去年とか一昨年のblog読み返したら微妙に寂しくなりました。
詳細省略。

eval

JavaScriptを書いていて当たり前な事がぶっ飛んでいたので改めて整理。
evalでサーバーから受け取った文字列等々を評価させる場合、評価対象の文字列はJavaScriptの式で無ければならない。
なので、次の様に書くとエラーになる。

rcvstr = "{'foo':100, 'bar':200}";
ev = eval(rcvstr);

上を実行すると、"SyntaxError: invalid label"となる。
一方、

rcvstr = "({'foo':100, 'bar':200})";
ev = eval(rcvstr);

上との違いは()でくくった文字列にしたこと。
この様にして実行すると、

Object foo=100 bar=200

と正常に評価される。()でくくった事によって、「式」になったから。という風に解釈したのだが、これで良いのだろうか。。。
そもそも、firebugとかのコンソールで試してみたところ、

>>> {"a":100}
SyntaxError: invalid label

となって、

>>> ({"a":100})
Object a=100

と、正常に評価されるので。

うむ、体育の日に屋内でプログラムを朝から書いているのはいいことなのだろうか。

AERA 10月13日号

matzにっきを帰宅直前に目を通したらAERAにご本人の記事が掲載されていると知ったので、駅のキオスクで購入。
Railsが「ルビー・オン・レイルズ」とカタカナで縦書きにされているのは斬新だ。
5ページの充実した記事だった。写真もかっこいいぞ。
f:id:hideack:20081007224041j:image
信仰とプログラミング言語設計との関わりとか書かれていて興味深かった。
一読の価値あり。ぜひご購入をば。

あと、全く別の記事だが、朝バナナダイエットの次は「とろろ昆布」らしい。

ううむううむ

昨日の記事に変なトラックバックが入って「はてなアンテナ」とかでチェックしてもらっていると更新部分に"とんでもない文書"だけが見えてしまっていた…。
パッと見ると私が書いた様にみえるところが嫌だなぁ。

お休み

お久しぶりに完全に1日お休み。
結局今朝も早く起きてしまって部屋を掃除したり。
そういえば散髪にも行きたいな。と思っていたので、髪を切りに行った。
鬼の様に髪をすいてもらう。

すっきりさっぱり。

外でラーメンを食べて、お昼過ぎに改めて帰宅。
本当は映画を見に行こう。と思ったのだけど、ま、近いうちに一人ふらりと行くかと。
家で本読んだり、Macと向き合って趣味なプログラム書いたり、FM聞いたり。

数分前の出来事

おかえりー。*1
そして、電気をつける。
目の前の床に、黒い小物体が右から左へと走り抜ける。

うぎゃぁー!!

(中略)

こうして戦いは終わった。犠牲は夏の展示会でもらった団扇 x 1。

*1:ただいまでしょー。と、自分で言って自分で突っ込む、一人暮らしも10年目

しごとなざつだん。

回る回る。PCのファンが回る。

今朝から仕事。大学ノートに書いたタイミングチャート etc.. をもとにVHDLコンポーネントを5個書き上げる。
テストベンチも書いた。甘いけど。
まずは問題なさそうなので、論理合成ということで1時間前から論理合成開始。終わらない。
時間があるのでメモを読み返す。
こういったものをレビューという形で客観的に見てもらえる人がいないところが寂しいところだ。
メモを見ながら思い出した。
前職時代、メモを十分に作り上げずVHDLを書いたので、どえらく怒られた記憶がある。

おまえみたいなやつが、いきなりVHDL書き出すのはxx年早い!!

そうか、死ぬまで無理だな。と思うくらいの年数だった記憶がある。
もっともいきなりではなくて、ちゃんとそれなりにメモを作っていた気になっていたところが質が悪かった。
その後どうなのだろう。多少は評価されるだろうか。と、今となっては思う。

先日、ある営業の方とお話をしていて、ハードウェアの設計に全く大学生が興味を示さないので悲しい。という話を聞いた。
ハードウェアの設計といっても、半田ごて片手に。テスターを片手に。という世界でもなく、VHDLVerilogでの設計にすら拒絶されてしまうとのこと。AND, ORの世界になると駄目らしい。某有名都内の理系私立大学での話。
ソフトもAND, ORで動いているのですけどね。突き詰めれば。

ハードウェア設計屋さんと、ソフト屋さんの隔たりというのも意外と大きい。
こういった分野の違う人たちが集まる世界だと、お互いに非難しあってたりする。
ソフト屋さんがハード屋さんの書いたちょっとしたCのコード読んだときとか、ハード屋さんが、ソフト屋さんがハードの仕様に異議申し立てしてるときとか。
両方、多少垣間みたことなる自分は幸せなのか不幸なのか。

もっとも、いま自分が書いているVHDLをハード屋さんに見られたり、C++PHPJavaScript etc... のソースをソフト屋さんに見られたらなんと言われるのだろうか。
両方から、

お前、全然わかってないね。

と言われそうで怖い(苦笑)

なんで、こんなことを思ったりしているかというと、論理合成が終わらないからである。
あと、CPU使用率が上下するのはなぜ?